網(wǎng)絡(luò)資訊：寄存器傳輸級是什么

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寄存器傳輸級(RTL)是一種對同步數(shù)位電路的抽象模型，這種模型是根據(jù)數(shù)字信號在硬件寄存器、存儲器、組合邏輯裝置和總線等邏輯單元之間的流動，以及其邏輯代數(shù)運(yùn)作方式來確定的。

在數(shù)位電路設(shè)計(jì)中，寄存器傳輸級(英語：register-transfer level, RTL)是一種對同步數(shù)位電路的抽象模型，這種模型是根據(jù)數(shù)字信號在硬件寄存器、存儲器、組合邏輯裝置和總線等邏輯單元之間的流動，以及其邏輯代數(shù)運(yùn)作方式來確定的。

簡介

寄存器傳輸級抽象模型在諸如 Verilog 和 VHDL 的硬件描述語言中被用于創(chuàng)建對實(shí)際電路的高層次描述，而低層次描述甚至實(shí)際電路可以通過高層次描述導(dǎo)出。在現(xiàn)代的數(shù)位設(shè)計(jì)中，寄存器傳輸級上的設(shè)計(jì)是最典型的工作流程。邏輯合成工具可以根據(jù)寄存器傳輸級的描述構(gòu)建更低級別的電路描述。

寄存器傳輸級描述

圖中所示為一個(gè)能夠按照時(shí)間脈沖交替改變輸出邏輯電平的簡單電路。左邊的反相器(帶圓點(diǎn)的三角形)構(gòu)成了組合邏輯(Combination logic)部分，而右邊的寄存器(Register)則保持當(dāng)前的狀態(tài)。

一個(gè)同步電路由兩個(gè)主要元素構(gòu)成：寄存器和組合邏輯電路。寄存器通常由 D 觸發(fā)器組成，按照給定時(shí)間脈沖來進(jìn)行同步時(shí)序操作，這個(gè)部分使得時(shí)序邏輯電路具有記憶的功能。組合邏輯電路則由邏輯門組成，提供電路的所有邏輯功能。

例如，一個(gè)非常簡單的同步電路如右圖所示。寄存器的輸出端，通過一個(gè)反相器連接到其輸入端，這樣，每遇到一個(gè)時(shí)間脈沖的上升沿信號，輸出端的邏輯電平改變一次。在這個(gè)電路中，反相器構(gòu)成了組合邏輯電路部分。

如果使用硬件描述語言來設(shè)計(jì)數(shù)字集成電路，設(shè)計(jì)人員通常并不在晶體管級進(jìn)行設(shè)計(jì)，而是在更高的抽象級別(層次)進(jìn)行工程設(shè)計(jì)。在硬件描述語言中，設(shè)計(jì)人員只需要聲明寄存器(就像在計(jì)算機(jī)編程語言中聲明變量一樣)，然后使用類似計(jì)算機(jī)編程中的條件(if…then…else)、選擇(case)等運(yùn)算符來描述組合邏輯的功能。我們把上述這樣級別的設(shè)計(jì)稱為寄存器傳輸級的設(shè)計(jì)。這個(gè)術(shù)語主要是指我們的關(guān)注點(diǎn)為信號在寄存器之間的流動。

例如，上面提到過的這個(gè)例子可以用下面的 VHDL 代碼來描述：

通過使用電子設(shè)計(jì)自動化工具來完成邏輯綜合，上面的代碼描述可以直接被“翻譯”為等效的硬件配置，這一步驟可以在專用集成電路或現(xiàn)場可編程邏輯門陣列上實(shí)現(xiàn)。邏輯綜合工具軟件一般還能夠?qū)?fù)雜的邏輯進(jìn)行簡化，從而降低成本。

在寄存器傳輸級，可以分成幾種電路。如果寄存器的輸出端和輸入端存在環(huán)路，這樣的電路被稱為“狀態(tài)機(jī)”，常被歸類到時(shí)序邏輯電路中。如果寄存器之間有連接，而沒有上述的“回環(huán)”，則這樣的電路結(jié)構(gòu)被稱為“流水線結(jié)構(gòu)”。

在電路設(shè)計(jì)流程中的地位

寄存器傳輸級流程是集成電路設(shè)計(jì)(Integrated circuit design)中進(jìn)行邏輯設(shè)計(jì)的步驟。

一個(gè)寄存器傳輸級的描述通常會通過邏輯綜合工具轉(zhuǎn)換成邏輯門級電路連線網(wǎng)表的描述。然后，這一步的成果再經(jīng)過布線等步驟，得到物理的電路。

這一過程通常還會使用邏輯模擬工具驗(yàn)證寄存器傳輸級描述的功能是否正確。

以上就是關(guān)于寄存器傳輸級是什么這方面的一些信息了 小編整理的這些訊息希望對童鞋們有所幫助。